Progettazione dell'architettura ed implementazione fisica di un filtro digitale per una "All Digital PLL"

All Digital PLLs are a key components for many microelectronics systems, for several applications. Great efforts have been made towards the design of their building blocks, except for the filter, which is the mere representation of its analog counterpart. This thesis, after giving an overview of the PLL system in general, both analog and digital, focus itself on a detailed analysis of possible solutions for the filter, with the objective to improve system performances. Several architectures have been studied from a mathematical point of view and later on modelized in AC, time-continuous and time-discrete domain in MATLAB and Verilog. The optimal filter has been implemented and simulated at a transistor level with the complete digital design flow by Cadence and Synopsis. The implemented filter has been also verified at a PLL system level.

Gli "All Digital PLLs" sono dei component chiave per una miriade di sistemi microelettronici, per svariate applicazioni. Grandi sforzi sono stati fatti per la progettazione dei blocchi costituenti di tali circuiti, ad eccezione del filtro che e' ancora la mera rappresentazione digitale del suo corrispettivo analogico. Questa tesi, dopo aver fornito una visione d'insieme del sistema PLL in generale, sia analogico sia digitale, si concentra sull'analisi dettagliata di possibili soluzioni per il filtro, al fine di migliorare le prestazioni del sistema. Le varie architetture sono state studiate dal punto di vista matematico ed in seguito modellizzate in AC e nel dominio del tempo continuo e discreto in Matlab e Verilog. Infine filtro ottimo e' stato implementato e simulato al livello dei transistor mediante il flusso digitale completo Cadence e Synopsis. Il tutto e' stato anche verificato al livello di sistema PLL in se.