PROGETTAZIONE, IMPLEMENTAZIONE E TEST DI UN SOFT-PROCESSOR RISC-V SU FPGA

Design, using VHDL, of a 32-bit pipelined RISC-V CPU capable of executing the full RV32I instruction set, accompanied by various testbenches to validate and analyze its operation. The design is synthesized and implemented on an FPGA board using the Quartus environment, with debugging performed via advanced tools such as the TimeQuest Timing Analyzer and SignalTap Logic Analyzer. Finally, the performance of the implemented CPU is compared with that of the NIOS V processor, a RISC-V soft-core developed by Intel for FPGA devices.

Progettazione, in linguaggio VHDL, di una CPU pipelined RISC-V a 32 bit capace di eseguire tutte le istruzioni dell'Instruction Set RV32I, corredata da diverse testbench con cui sarà possibile validarne e studiarne il funzionamento. Il progetto viene poi sintetizzato e implementato su una scheda FPGA utilizzando l’ambiente Quartus, eseguendo il debug tramite strumenti avanzati come TimeQuest Timing Analyzer e SignalTap Logic Analyzer. Successivo confronto delle prestazioni della CPU realizzata con quelle del processore NIOS V, soft-core RISC-V sviluppato da Intel per dispositivi FPGA.